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提问人:网友qsj0306 发布时间:2022-01-07
[单选题]

某同步时序电路状态图如下,初始状态为011,试用D触发器及最少的逻辑门设计实现。下面给出的设计结论正确的是()。某同步时序电路状态图如下,初始状态为011,试用D触发器及最少的逻辑门设计实现。下面给出的设计结论正

A.驱动方程及输出方程: 某同步时序电路状态图如下,初始状态为011,试用D触发器及最少的逻辑门设计实现。下面给出的设计结论正

B.驱动方程及输出方程: 某同步时序电路状态图如下,初始状态为011,试用D触发器及最少的逻辑门设计实现。下面给出的设计结论正

C.驱动方程及输出方程: 某同步时序电路状态图如下,初始状态为011,试用D触发器及最少的逻辑门设计实现。下面给出的设计结论正

D.驱动方程及输出方程: 某同步时序电路状态图如下,初始状态为011,试用D触发器及最少的逻辑门设计实现。下面给出的设计结论正

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第1题
采用下边沿JK触发器设计同步时序逻辑电路,得到如图所示的输出波形,则下列 的描述是正确的。

A、共需要4个触发器

B、驱动方程为:

C、驱动方程为:

D、驱动方程为:

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第2题
已知某同步时序电路的状态转移表如表1所示。用JK触发器实现表1的表达式为( )

A、

B、

C、

D、

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第3题
某同步时序电路及信号输入如下图所示,对应于CLK、X波形的Q1、Q0和Z的工作波形正确的是 。(假设电路的初始状态为00)

A、

B、

C、

D、

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第4题
用D触发器设计一个8421码的同步模10加法计数器,当计数器值为奇数时,输出Z为1,否则Z为0。下面给出的设计过程错误的是( )。

A、需要4个D触发器

B、状态转换图:

C、需要5个D触发器

D、驱动方程及输出方程:

E、驱动方程及输出方程:

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第5题
某触发器(下降沿工作) 有两个输入端A和B,功能如下表所示。现利用该触发器及最少的逻辑门设计实现某同步时序电路,状态图如下,初始状态为011。下面给出的设计结论正确的是( )。

A、驱动方程及输出方程:

B、驱动方程及输出方程:

C、驱动方程及输出方程:

D、驱动方程及输出方程:

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第6题
指出下面移位寄存器电路的类型,并画出状态图( )。 [图]...

指出下面移位寄存器电路的类型,并画出状态图( )。

A、摩尔型时序逻辑,状态转换图为:

B、摩尔型时序逻辑,状态转换图为:

C、米里型时序逻辑,状态转换图为:

D、米里型时序逻辑,状态转换图为:

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第7题
用JK触发器及相应的逻辑门实现设计一个异步模6加法计数器电路,其计数规律为下图所示。异步计数器设计的原则是:每个触发器状态翻转的地方必须提供时钟脉冲,并且提供给每个触发器的时钟脉冲数量越少越好。下面给出的设计过程正确的是( )。

A、时钟供给:Cp1由外接时钟源提供;CP3和CP2由Q1提供 状态转换真值表:

B、时钟供给:Cp1由外接时钟源提供;CP3和CP2由Q1提供 状态转换真值表:

C、时钟供给:Cp1和CP2由外接时钟源提供;CP3由Q1提供 状态转换真值表:

D、时钟供给:Cp1和CP3由外接时钟源提供;CP2由Q1提供 状态转换真值表:

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