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提问人:网友cinderellakm 发布时间:2022-01-07
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对于典型的MIPS五级流水线处理器(不前递),下面这段代码中,哪条指令会遇到数据冒险? instruction 1: add $1, $2, $3 instruction 2: sw $2, 0($1) instruction 3: lw $1, 4($2) instruction 4: add $2, $2, $1

A.instruction 2

B.instruction 4

C.instruction 1

D.instruction 3

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第1题

A、y

B、y-y*

C、y-yi

D、那三个都不是

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第2题
流水线的描述,错误的是

A、设计流水线的目的是提高指令执行的并行性,加快速度

B、一般来说流水线级数越多,加速效果越好

C、因为各种相关问题的存在,导致流水线性能提升不能达到理想的倍数

D、在流水线中插入气泡(停顿),不会影响流水线中指令的执行速度

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第3题
以PC133标准的SDRAM为例,时钟频率133MHz。设tRCD=15ns,CL=2,tRP=22ns。如果内存控制器需要发起两次不同行地址的读操作,每次读操作读出四个数据,那从发出第一个行地址到发出第二个行地址,最短需要多少个时钟周期?

A、10

B、4

C、7

D、5

E、8

F、11

G、15

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第4题
以PC133标准的SDRAM为例,时钟频率133MHz。设tRCD=15ns,CL=2,tRP=15ns。在正常的读操作情况下,从内存控制器发出行地址到内存输出第一个数据,需要多少个时钟周期?

A、4

B、2

C、3

D、5

E、8

F、12

G、15

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第5题
以PC133标准的SDRAM为例,时钟频率133MHz。设tRCD=15ns,CL=2,tRP=15ns。在正常的读操作情况下,从内存控制器发出行地址到内存输出第四个数据,需要多少个时钟周期?

A、7

B、4

C、12

D、5

E、6

F、8

G、9

H、15

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第6题
以PC133标准的SDRAM为例,时钟频率133MHz。设tRCD=22ns,CL=2,tRP=22ns。如果内存控制器需要发起两次不同行地址的读操作,每次读操作读出四个数据,那从发出第一个行地址到发出第二个行地址,最短需要多少个时钟周期?

A、11

B、4

C、7

D、5

E、8

F、10

G、15

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第7题
下列哪些常用的设备是基于非易失性存储器的?

A、固态硬盘(SSD)

B、机械硬盘

C、光盘

D、优盘(Flash)

E、BIOS ROM芯片

F、SDRAM芯片

G、SRAM芯片

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第8题
64-bit数据宽度的DDR3-1600 SDRAM的峰值带宽为12.8GB/s,接口时钟频率为800MHz,芯片内部采用了8位数据预取技术,其核心频率是多少?

A、200MHz

B、400MHz

C、800MHz

D、1600MHz

E、100MHz

F、1200MHz

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第9题
64-bit数据宽度的DDR-400 SDRAM的峰值带宽为3.2GB/s,核心时钟频率为200MHz,芯片内部采用了2位数据预取技术,其接口频率是多少?

A、200MHz

B、400MHz

C、800MHz

D、1600MHz

E、100MHz

F、1200MHz

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第10题
下面是有关SRAM和DRAM的叙述正确的是哪几项?

A、DRAM结构比SRAM简单

B、DRAM功耗比SRAM低

C、DRAM要刷新,SRAM不要刷新

D、单位容量的DRAM比SRAM成本高

E、单位容量的DRAM比SRAM速度快

F、单位容量的DRAM比SRAM面积大

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