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提问人:网友anonymity 发布时间:2022-01-06
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用下降沿触发的边沿JK触发器和与非门设计一个同步可控进制减法计数器,要求当控制变量为0时为十一进制,当控

制变量为1时为十四进制。

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第1题
用JK触发器构成异步五进制加法计数器,需要4个触发器。
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第2题
对于下降沿触发的异步二进制加法计数器,高位触发器的()端应与低位的Q端相连。
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第3题
下面边沿JK触发器的状态只可能在时钟的上升沿改变,这个说法是否正确?
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第4题
在设计同步时序逻辑电路时,实现相同功能,使用D触发器的电路一定比使用JK触发器的电路简单。
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第5题
已知下降沿触发的D触发器电路如图所示,(1)说明触发器的刷新时刻;(2)设触发器初态为零,试画出在时钟作用下的输出端Q的波形。
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第6题
十进制减法计数器的借位信号产生在( )状态变为( )状态。
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第7题
已知74194双向移位寄存器的功能表如表所示。使用74194和8选1数据选择器实现模12计数器。
overline{CR}M1M0CP DSLDSRD0D1D2D3Q0Q1Q2Q3备注
0 × × × × × × × × ×

1 1 1 ↑ × ×d0d1d2d3

1 0 1 ↑ × d × × × ×

1 1 0 ↑d × × × × ×

1 0 0 × × × × × × ×

0 0 0 0

d0 d1d2d3

dQ_{0}^{n}Q_{1}^{n}Q_{2}^{n}

Q_{1}^{n}Q_{2}^{n}Q_{3}^{n}d

Q_{0}^{n}Q_{1}^{n}Q_{2}^{n}Q_{3}^{n}

清0

并入

右移

左移

保持

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第8题
用74164和门电路分别构造下列计数器。
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第9题
用74LS161构成一个十二进制计数器。
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第10题
结合数字逻辑器件的发展,简述可编程逻辑器件的特点与功能。
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