用verilog hdl描述如下电路,其中输入是a和cp,输出为q1、q2和q3
用Verilog HDL描述如下电路,其中输入是A和CP,输出为Q1、Q2和Q3Module register (A, Q1,Q2,Q3,CP) Input A, CP; Output Q1,Q2,Q3; Reg Q1,Q2,Q3; always@(posedge CP) begin _____________ end endmodule
A、Q1=A; Q2=Q1; Q3=Q2;
B、A=Q1; Q1=Q2; Q2=Q3;
C、Q1<=a;> D、A<=q1;>