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提问人:网友anonymity 发布时间:2022-01-06
[单选题]

在Verilog HDL的常数中,未知数字是用( )表示。

A.a或A

B.x或X

C.b或B

D.z或Z

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匿名网友[246.***.***.212]选择了 C
1天前
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1天前
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1天前
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1天前
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第1题
在Verilog HDL的过程赋值语句中,赋值号“=”左边的赋值变量必须是______型变量。
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第2题
在Verilog HDL的非阻塞赋值语句中,赋值号是:______,赋值变量必须是______型变量。
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第3题
在Verilog HDL中,赋值语句有______、______、______和______4种。
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第4题
组合逻辑电路的竞争一冒险是由于(  )引起的。

A.电路不是最简  B.电路有多个输出

C.电路中存在延迟  D.电路使用不同的门电路

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第5题
能实现从多个输入端中选出一路作为输出的电路称为(  )。

A.触发器  B.计数器  C.数据选择器 D.译码器

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第6题
在组合逻辑电路的常用设计方法中,可以用(  )来表示逻辑抽象的结果。

A.真值表  B.状态表  C.状态图  D.特性方程

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第7题
用高电平为输出有效的译码器实现组合逻辑电路时,还需要(  )。

A.与非门  B.或非门  C.与门  D.或门

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第8题
在下列器件中,不属于时序逻辑电路的是(  )。

A.计数器  B.移位寄存器  C.全加器  D.序列信号检测器

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第9题
在下列功能表示方法中,不适合用于时序逻辑电路功能表示方法的是(  )。

A.状态转换图 B.特性方程  C.时序图  D.数理方程

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第10题
可以用来暂时存放数据的器件是(  )。

A.计数器  B.寄存器  C.全加器  D.序列信号检测器

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