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提问人:网友hyg2www 发布时间:2022-01-07
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#150 $finish(2) ;该语句表示经过150个时间单位延迟后终止仿真,并输出2。

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第1题
555定时器可输出一定的功率,可驱动微电机、指示灯、扬声器等。
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第2题
图7.15(教材图7.10)是一个产生模拟信号时间延迟的原理示意图,输人信号u1经取样—保持(S/H)和A/D转换变为n位二进制码,每一位二进制码分别被送入一个移位寄存器进行h次移位,然后由D/A还原为模拟信号并经过滤波后输出u2,u2在时间上比u1延迟了Td现假定uc(t)和CP的频率为10 kHz,取样和保持各占周期,在保持时间中A/D转换器进行A/D转换,每一个移位寄存器共有10位(即k=10),试求:(1)每一次取样和保持的时间各为多少? (2)所用A/D转换器的转换时间应小于多少?应选用什么类型(逐次逼近或双积分)的A/D;(3)延迟时间Td (仅考虑移位寄存器形成的延迟)为多少?

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第3题
可将正弦信号转换成与之相同的脉冲信号的电路应为()。

A. 多谐振荡器

B. 单稳态触发器

C. 施密特触发器

D. 移位寄存器

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第4题
延迟策略分为生产延迟和( )。

A、时间延迟

B、物流延迟

C、仓储延迟

D、装卸延迟

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第5题
以下用于显示类的系统函数包括:

A、$display

B、$write

C、$strobe

D、$monitor

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第6题
经过编译生成仿真数据库的Verilog仿真器属于编译后执行方式。
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第7题
ModelSim使用编译后的HDL库进行仿真,因此属于编译型仿真器。
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第8题
assign #(1,3) b = ~a;如果该语句右侧结果为未知(x)或高阻态(z),则延迟为3。
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第9题
Verilog Test Bench通过____将待测试的Verilog设计实体模块程序加入到Test Bench 程序中。
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