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提问人：网友ziyouying
发布时间：2022-01-07
[主观题]
线—8线译码器的输出端依次为[图] ，当其处于译码状态时...
线—8线译码器的输出端依次为![线—8线译码器的输出端依次为[图] ，当其处于译码状态时...线—8线译码器的输出端依次为 ，当其处](http://static.jiandati.com/f9de736-chaoxing2016-522191.png)
，当其处于译码状态时，若输入A2A1A0=001，则输出![线—8线译码器的输出端依次为[图] ，当其处于译码状态时...线—8线译码器的输出端依次为 ，当其处](http://static.jiandati.com/acab28f-chaoxing2016-522192.png)
为（） (只需要填写二进制数，数字间不留空格)
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3线-8线译码器的设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计3线-8线译码器CT74138电路，建立CT74138的实验模式。通过电路仿真和硬件验证，进一步了解3线-8线译码器的功能和特性。
设计原理
3线-8线译码器CT74138的元件符号如图所示，3线地址输入端为C、B和A；8线译码输出端为Y7N～Y0N，低电平有效；G1、G2AN和G2BN是使能控制输入端，当G1、G2AN和G2BN为1、0和0时，译码器工作，当它们不是“100”时，译码器被禁止工作，全部输出均为无效电平(高电平“1”)。
取值为（）时，处于允许译码状态。
2、
1，如将E3接高电平（5V）,
3将输出（）。
取值为()时，处于允许译码状态。
