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根据程序描述的逻辑功能,下列说法正确的有: module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD,data; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!ld) end> A、同步清零,同步置数
B、同步清零,异步置数
C、异步清零,同步置数
D、异步清零,异步置数
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B、同步清零,异步置数
C、异步清零,同步置数
D、异步清零,异步置数
A、该程序时间的基准单位是1ns,时间的精度是1ps
B、count是模块名;u0是例化名
C、测试程序中,时钟的频率为500MHz
D、被测模块中clk和reset是输出信号
A、每当a或b或s生变化时,将执行always模块内语句
B、a,b可以被定义为wire型
C、该程序输出的表达式为y=(~s)a+sb
D、y可以被定义为wire型
A、begin end 块内的语句是顺序执行的
B、2’b代表2位十进制数
C、该程序的功能是四选一选择器
D、当输入为sel = 11时,输出为in3
A、该模块是一个全加器模块
B、Carry = AB+BC+AC
C、S=A(同或)B(同或)C
D、当输入为A = 1,B = 1,C = 0,时输出Carry = 0,S=1
A、输出S为0000
B、输出C为11100
C、模块例化时,u1内的各端口顺序可以调换
D、该程序的功能是四位加法器
这段程序输出驱动共阴极数码管,下列叙述中正确的有: module Learn4_1 (a,b,c,d,e,f,g,D3,D2,D1,D0); output a,b,c,d,e,f,g; input D3,D2,D1,D0; //输入4 位BCD 码 reg a,b,c,d,e,f,g; //输出驱动7个笔划段 always @(D3 or D2 or D1 or D0) begin case ({D3,D2,D1,D0}) 4'd0: {a,b,c,d,e,f,g}=7'b1111110; 4'd1: {a,b,c,d,e,f,g}=7'b0110000; 4'd2: {a,b,c,d,e,f,g}=7'b1101101; 4'd3: {a,b,c,d,e,f,g}=7'b1111001; 4'd4: {a,b,c,d,e,f,g}=7'b0110011; 4'd5: {a,b,c,d,e,f,g}=7'b1011011; 4'd6: {a,b,c,d,e,f,g}=7'b0011111; 4'd7: {a,b,c,d,e,f,g}=7'b1110000; 4'd8: {a,b,c,d,e,f,g}=7'b1111111; 4'd9: {a,b,c,d,e,f,g}=7'b1110011; default: {a,b,c,d,e,f,g}=7'bx; endcase end endmodule
A、当D3,D2,D1,D0的输入分别为0,0,1,1时,显示的数字是3
B、数码管显示的字形范围为0至F
C、当数码管的a,b,c点亮时,程序的输入D3,D2,D1,D0分别为0,1,1,1
D、数码管显示的字形范围为0至9
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