同步时序逻辑电路中的无效状态是由于状态表没有化简到最简导致的。对吗？

同步时序逻辑电路的分析过程实际上是从逻辑图导出描述电路的状态表，进而得到状态图的过程。()

A.同步时序逻辑电路的状态改变是和时钟信号的触发边沿同步的，而异步时序逻辑电路的状态改变不受时钟信号的统一控制。

B.同步时序逻辑电路一定有时钟信号，但是异步逻辑电路可以没有时钟信号。

C.同步时序逻辑电路中一定有存储元件，但是异步时序逻辑电路中可以不用存储状态。

D.同步时序逻辑电路可以没有反馈结构，但是异步时序逻辑电路一定要有反馈结构。

A.写出输出函数和激励函数表达式

B.状态编码，得出二进制状态表

C.确定触发器类型和数量

D.状态化简，求出最简化的状态表

同步时序逻辑电路的设计中，触发器个数与电路中包含的状态数有关。()

A.同步时序逻辑电路所有触发器状态的变化都是在同一时钟信号操作下同时发生，异步时序电路触发器状态的变化不是同时发生的

B.同步时序逻辑电路只有一个时钟输入，异步时序电路必须有多个时钟输入

C.同步时序逻辑电路可以有多个时钟输入，异步时序电路也可以只有一个时钟输入

D.同步时序逻辑电路和异步时序逻辑电路都可有多个时钟输入

A. 同步时序逻辑电路状态的变化与时钟脉冲同步，而异步时序电路中没有统一的时钟脉冲，电路的状态随输入信号的改变而相应改变。

B. B.异步时序电路的每个状态都是“稳定状态”，而同步时序逻辑电路的状态分为“稳定”和“不稳定“两种。

C. C.同步时序电路中，任一时刻，几个输入变量可以同时变化。

D. D.异步时序电路中，每个时刻仅允许一个输入信号发生变化，以避免电路中可能出现的竞争现象。