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提问人：网友陈珊发布时间：2022-01-07

关于以下两段程序，下列说法中正确的是（)。（1)moduleLearn6_1（clk,q1,q2,q3,rst);inputclk,rst;

[多选题]

关于以下两段程序，下列说法中正确的是()。(1)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1＜=0q2＜=0;q3＜=0;endelsebeginq1＜=2;q2＜=q1+1;q3＜=q2+2;endendmodule(2)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1=0q2=0;q3=0;endelsebeginq1=2;q2=q1+1;q3=q2+2;endendmodule

A.第一段程序中q1=2,q2=1,q3=2

B.第一段程序中q1=2,q2=3,q3=5

C.第二段程序中q1=2,q2=1,q3=2

D.第二段程序中q1=2,q2=3,q3=5

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第1题

关于两个独立信道Q1、Q2串联，下列说法不正确的是_____。

A、串联信道的信道容量与组成串联信道的各分信道的信道容量存在精确的定量关系。

B、数据处理过程中，随着数据的不断处理，从处理后的数据中所得的原始信息会愈来愈少。

C、串联信道的转移概率矩阵是各单元信道的转移概率矩阵之积。

D、XYZ组成一个马尔可夫链。

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第2题

关于虚拟变量，下列说法正确的有

A、虚拟变量可以取值为2、3等，但无此必要。

B、某模型中本身有代表不同质的因素的两个虚拟变量，将两个虚拟变量的乘积项引入模型，这是为了分段回归。

C、虚拟变量技术无法用于调整季节波动

D、虚拟变量技术可以用于模型结构稳定性的检验

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第3题

以下程序的功能是借助一个变量交换两个已知数据的值，程序中存在一些错误，修改这些错误并调试程序。 #include "iostream" using namespace std; int main( ) { int x,y; t=x; x=y; t=y; cin>>x>>y>>endl; cout<<"x="<> <<"y="<> < <endl; system("pause"); return 0;>

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第4题

已知char *p，*q；下面语句正确的是（）。

A、p*=3;

B、p/=q;

C、p+=3;

D、p+=q;

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第5题

Verilog程序如下,则下列说法中正确的是()。moduleLearn4_2(A,EN,Y)output[7:0]Y;input[2:0]A;i

Verilog程序如下，则下列说法中正确的是()。

moduleLearn4_2(A,EN,Y)output[7:0]Y;input[2:0]A;inputEN;reg[7:0]Y;wire[3:0]temp={A,EN};alwayscase(temp)4’b0001:Y=8’b00000001;4’b0011:Y=8’b00000010;4’b0101:Y=8’b00000100;4’b0111:Y=8’b00001000;4’b1001:Y=8’b00010000;4’b1011:Y=8’b00100000;4’b1101:Y=8’b01000000;4’b1111:Y=8’b10000000;default:Y=8’b1111111;endcaseendmodule

A、当EN=1时，将二进制数A转换为其对应的独热码

B、因为缺少break,程序功能将无法实现

C、当EN=0时将输出全部置为1

D、该程序会生成锁存器

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第6题

关于以下程序，当输入为A=0011，B=1101时下列说法中正确的是()。顶层模块：moduleadd_full4(A,B,C,S);input[3:0]A,B;output[3:0]S;output[4:0]C;assignC[0]=0;add_fullu1(A[0],B[0],C[0],C[1],S[0]),u2(A[1],B[1],C[1],C[2],S[1]),u3(A[2],B[2],C[2],C[3],S[2]),u4(A[3],B[3],C[3],C[4],S[3]);endmodule底层模块：moduleLearn3_1(A,B,C,Carry,S);inputA,B,C;outputCarry,S;assignS=A^B^C;assignCarry=(A&B)|(B&C)|(A&C);endmodule

A、输出S为0000

B、输出C为11100

C、模块例化时，u1内的各端口顺序可以调换

D、该程序的功能是四位加法器

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第7题

关于以下程序，下列说法中正确的是()。moduleLearn2_1(out,in0,in1,in2,in3,sel);outputout;inputin0,in1,in2,in3;input[1:0]sel;regout;always@(in0orin1orin2orin3orsel)beginif(sel==2'b00)out=in0;elseif(sel==2'b01)out=in1;elseif(sel==2'b10)out=in2;elseif(sel==2'b11)out=in3;elseout=1'bx;endendmodule

A、beginend块内的语句是顺序执行的

B、2’b代表2位十进制数

C、该程序的功能是四选一选择器

D、当输入为sel=11时，输出为in3

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第8题

moduleLearn8_2(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,next_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;always@(posedgeclk)begincurrent_state<=next_state;endalways@(current_stateordin)begincase(current_state)S0:beginif(din==0)beginnext_state=S0;op=0;endelsebeginnext_state=S1;op=1;endendS1:beginif(din==1)beginnext_state=S1;op=1;endelsebeginnext_state=S2;op=0;endendS2:beginif(din==1)beginnext_state=S2;op=0;endelsebeginnext_state=S3;op=1;endendS3:beginif(din==0)beginnext_state=S3;op=0;endelsebeginnext_state=S0;op=1;endenddefault:beginop=0;next_state=S0;endendcaseendendmodule()。

A、该状态机是mealy型状态机

B、状态机的状态和输出仅在时钟上升沿改变

C、该状态机的输出只取决于当前的状态

D、该状态机的输出与下个状态也相关

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第9题

下面关于嵌入式逻辑分析仪SignalTapII描述正确的是()。

A、SignalTapII不占FPGA的逻辑资源

B、SignalTapII占用FPGA的逻辑资源

C、SignalTapII采集的信号与系统采样时钟无关

D、A.SignalTapII显示的信号跟采样时钟的频率和采样深度的设置有关

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