在Verilog HDL中,语句“always@(posedge clk)”表示模块的事件是由clk的( )触发的。
A.下降沿
B.上升沿
C.高电平
D.低电平
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A.下降沿
B.上升沿
C.高电平
D.低电平
A.clk B.posedge clk C.negedge clk D.posedge clk
A.clk B.posedge clk C.negedge clk D.negedge clk
A、该模块为同步复位
B、该模块的功能是分频器
C、若系统时钟频率为50MHz,则输出Clk的频率为2MHz
D、该程序为时序逻辑电路
(1)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1<=0q2<=0;q3<=0;endelsebeginq1<=2;q2<=q1+1;q3<=q2+2;endendmodule(2)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1=0q2=0;q3=0;endelsebeginq1=2;q2=q1+1;q3=q2+2;endendmodule
A、第一段程序中q1=2,q2=1,q3=2
B、第一段程序中q1=2,q2=3,q3=5
C、第二段程序中q1=2,q2=1,q3=2
D、第二段程序中q1=2,q2=3,q3=5
A、该状态机是mealy型状态机
B、状态机的状态和输出仅在时钟上升沿改变
C、该状态机的输出只取决于当前的状态
D、该状态机的输出与下个状态也相关
moduleLearn6_2(clk,set,y1,y2);inputclk,set;outputregy1,y2;rega1,a2;always@(posedgeclk)beginif(!set)begina1<=1;a2<=1;y1<=1;y2<=1;endelsebegina1=(~y1);y1=(~a1);a2<=(~y2);y2<=(~a2);endendendmodule
A、y1在时钟上升沿循环亮灭
B、y1保持常亮
C、y2在时钟上升沿循环亮灭
D、y2保持常亮
A、该状态机是mealy型状态机
B、该状态机是moore型状态机
C、该状态机的输出只取决于当前的状态
D、当输入为111001时,输出为0111000
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