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提问人:网友youkiso
发布时间:2022-01-07
[单选题]
已知某verilog仿真测试文件时钟信号描述如下: parameter PERIOD = 10; always begin CLK = 1'b0; #(PERIOD/2) CLK = 1'b1; #(PERIOD/2); end 且该verilog文件顶部有如下代码:`timescale 1us / 1ns,则模拟仿真时钟周期是()
A.10ns
B.10ps
C.10us
D.1ns
E.1ps
F.1us
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