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提问人：网友educity1306
发布时间：2022-01-07
[主观题]
Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
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A、/*...*/
B、{...}
C、if...else
D、module...endmodule
E、begin...end
F、
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第5题
A、Verilog HDL语言是一种硬件描述语言。
B、Verilog HDL语言是电子设计自动化的工具。
C、应用Verilog HDL语言设计电子电路，是硬件工程师应该掌握一项基本技能。
D、Verilog HDL语言没有固定的语法结构。
