题目内容
（请给出正确答案）
A.使用全局时钟，通过BUFG驱动，时钟信号到达各个寄存器的延迟相同
B.尽量使用时钟双沿触发提高效率
C.减少时钟信号种类
D.避免使用门控时钟
参考答案
简答题官方参考答案
（由简答题聘请的专业题库老师提供的解答）
网友提供的答案
更多“不符合时钟信号分配原则的是（）。”相关的问题
A、c = a && b;
B、c[3:0] = a[3:0] & b[3:0];
C、c[0] = a[0] & b[0]; c[1] = a[1] & b[1];c[2] = a[2] & b[2]; c[3] = a[2] & b[3];
D、for(i=0;i<=3;i=i+1) c[i]="a[i]" &>
A、if语句面积大，延迟小；case语句面积小，速度慢。
B、if适合对速度无特殊要求的场合；case适合高速编解码电路。
C、if分支具有优先级，case分支无优先级。
D、if不可嵌套过多，否则组合延迟较大。
A、Verilog HDL支持过程赋值和连续赋值两种赋值
B、force/release 仅用于debug，对寄存器和线网均有效
C、避免使用disable语句
D、连续赋值一般给reg变量赋值
警告：系统检测到您的账号存在安全风险
为了保护您的账号安全，请在“简答题”公众号进行验证，点击“官网服务”-“账号验证”后输入验证码“”完成验证，验证成功后方可继续查看答案！
