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提问人：网友jy00566722 发布时间：2022-01-07

[单选题]

在Modelsim仿真中定义“`timescale 10ns/100ps”则#4.56表示延时时间为？

A.4.56ns

B.45.6ps

C.456ps

D.45.6ns

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更多“在Modelsim仿真中定义“`timescale 10ns/100ps”则#4.56表示延时时间为？”相关的问题

第1题

下面语句的逻辑功能是（）。 `timescale 10ns/1ns

A、传递参数“1”

B、产生50M时钟输出

C、延时1ns

D、输出取反

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第2题

关于以下测试程序，其说法正确的是()。`timescale1ns/1psmodulecout_tp;regclk,reset;wire[7:0]out;countu0(.clk(clk),.reset(reset),.out(out));initialbeginclk=0;reset=0;#4reset=1;#4reset=0;#100reset=1;#4reset=0;endinitialbeginforever#2clk=~clk;endendmodule

A、该程序时间的基准单位是1ns,时间的精度是1ps

B、count是模块名;u0是例化名

C、测试程序中，时钟的频率为500MHz

D、被测模块中clk和reset是输出信号

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第3题

使用`timescale 编译器指令的目的是定义时延的单位和。

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第4题

下面语句的逻辑功能是（）。 `timescale 10ns/1ns

A、传递参数“1”

B、产生50M时钟输出

C、延时1ns

D、输出取反

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第5题

根据这段程序的描述，当输入信号S为11时,其功能为：顶层模块： module learn3_1(A,B,S,Y,carry); input [3:0] A,B; input [1:0] S; output [3:0] Y; output carry; wire [3:0] C; assign C[0]=0; add_full u0(S,A[0],B[0],C[0],Y[0],C[1]), u1(S,A[1],B[1],C[1],Y[1],C[2]), u2(S,A[2],B[2],C[2],Y[2],C[3]), u3(S,A[3],B[3],C[3],Y[3],carry); endmodule 底层模块： module add_full(switch,a,b,c,s,carry); input a,b,c; input [1:0] switch; output reg s,carry; always@(switch) case(switch) 2'b00: begin s=0; carry=0; end 2'b01: begin s=a; carry=0; end 2'b10: begin s=b; carry=0; end 2'b11: begin s=a^b^c; carry=(a&b)|(b&c)|(c&a); end endcase endmodule

A、输出Y为0；

B、输出Y等于A；

C、输出Y 等于B；

D、输出Y为A与B的和。

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第6题

面这段程序中，clk为时钟信号输入。根据程序描述的逻辑功能，下列说法正确的有： module Learn6_1(clk,d,q1,q2,q3); input clk,d; output reg q1,q2,q3; always@(posedge clk) begin q1<=d; end> A、程序功能为移位寄存器；

B、时钟下降沿时触发；

C、q1<=d、q2<=q1、q3<=q2三个语句在时钟边沿作用后同时赋值；<br> D、q1<=d、q2<=q1、q3<=q2三个语句在时钟边沿作用后先后赋值；<br>

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第7题

根据这段程序描述的逻辑功能，下列叙述中正确的有： module Learn(in1,in2,in3,in4,s,y); input [1:0] s; input in1, in2, in3, in4; output reg y; always@(s) case(s) 2'b00: y=in1; 2'b01: y=in2; 2'b10: y=in3; 2'b11: y=in4; endcase endmodule

A、是四选一数据选择器；

B、是二位全加器；

C、不会在所描述的组合逻辑电路中引入锁存器；

D、会在所描述的组合逻辑电路中引入锁存器；

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第8题

这段程序输出驱动共阳极数码管，下列叙述中正确的有： module Learn4_1(a,b,c,y); input a,b,c; output reg[6:0] y; always@(a or b or c) case({a,b,c}) 3'b000: y=7'b1111110; 3'b001: y=7'b0110000; 3'b010: y=7'b0110000; 3'b011: y=7'b1101101; 3'b100: y=7'b0110000; 3'b101: y=7'b1101101; 3'b110: y=7'b1101101; 3'b111: y=7'b1111001; default: y=7'b1111110; endcase endmodule

A、数码管显示的字形为0至8；

B、数码管显示的字形为 0至7；

C、当a,b均为0时，若c为1，数码管显示1；

D、当a,b,c全为1时，数码管显示0；

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第9题

现代杂交育种技术中建立的转基因智能不育系，育性是

A、完全可育的

B、完全不育的

C、部分不育的

D、不能确定

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