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提问人:网友xiaotengll 发布时间:2022-01-07
[主观题]

关于以下两段程序,下列说法中正确的是: (1) module Learn6_1(clk,q1,q2,q3,rst); input clk,rst;

关于以下两段程序,下列说法中正确的是: (1) module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst) if(!rst) begin q1 <= 0 q2 q3 end else begin q1 + 1; 2; endmodule (2) module learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst) if(!rst)> A、第一段程序中 q1 = 2 ,q2 = 1, q3 = 2

B、第一段程序中 q1 = 2 ,q2 = 3 ,q3 = 5

C、第二段程序中 q1 = 2 ,q2 = 1, q3 = 2

D、第二段程序中 q1 = 2 ,q2 = 3 ,q3 = 5

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第1题
关于以下两段程序,下列说法中正确的是()。(1)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;
关于以下两段程序,下列说法中正确的是()。

(1)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1<=0q2<=0;q3<=0;endelsebeginq1<=2;q2<=q1+1;q3<=q2+2;endendmodule(2)moduleLearn6_1(clk,q1,q2,q3,rst);inputclk,rst;outputregq1,q2,q3;always@(posedgeclkornegedgerst)if(!rst)beginq1=0q2=0;q3=0;endelsebeginq1=2;q2=q1+1;q3=q2+2;endendmodule

A、第一段程序中q1=2,q2=1,q3=2

B、第一段程序中q1=2,q2=3,q3=5

C、第二段程序中q1=2,q2=1,q3=2

D、第二段程序中q1=2,q2=3,q3=5

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第2题
关于两个独立信道Q1、Q2串联,下列说法不正确的是_____。

A、串联信道的信道容量与组成串联信道的各分信道的信道容量存在精确的定量关系。

B、数据处理过程中,随着数据的不断处理,从处理后的数据中所得的原始信息会愈来愈少。

C、串联信道的转移概率矩阵是各单元信道的转移概率矩阵之积。

D、XYZ组成一个马尔可夫链。

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第3题
关于虚拟变量,下列说法正确的有

A、虚拟变量可以取值为2、3等,但无此必要。

B、某模型中本身有代表不同质的因素的两个虚拟变量,将两个虚拟变量的乘积项引入模型,这是为了分段回归。

C、虚拟变量技术无法用于调整季节波动

D、虚拟变量技术可以用于模型结构稳定性的检验

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第4题
以下程序的功能是借助一个变量交换两个已知数据的值,程序中存在一些错误,修改这些错误并调试程序。 #include "iostream" using namespace std; int main( ) { int x,y; t=x; x=y; t=y; cin>>x>>y>>endl; cout<<"x="<> <<"y="<> < <endl; system("pause"); return 0;>
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第5题
已知char *p,*q;下面语句正确的是( )。

A、p*=3;

B、p/=q;

C、p+=3;

D、p+=q;

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第6题
下面这段程序中,clk为时钟信号输入,set为复位信号,y1和y2驱动发光二极管,高电平点亮。set置0,待时钟上升沿,同步初始化;之后set置1,开始运行。则下列说法中正确的是: module Learn6_2(clk,set,y1,y2); input clk,set; output reg y1,y2; reg a1,a2; always@(posedge clk) begin if(!set) begin a1 <= 1; a2 y1 y2 end else begin a1="(~y1);"> A、y1在时钟上升沿循环亮灭

B、y1保持常亮

C、y2在时钟上升沿循环亮灭

D、y2保持常亮

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第7题
根据程序描述的逻辑功能,下列说法正确的有 module Learn7_2(clk,clr,Q); input clk,clr; output[3:0] Q; reg[3:0] Q always @( negedge clk or negedge clr) begin if (!clr) Q <= 3’b0000 else begin q>> 1) Q[3] <= ~q [2]&&~q [1]&&~q [0] end> A、扭环型计数器,有效输出状态为8个

B、环型计数器,有效输出状态为4个

C、能够自启动

D、不能自启动

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第8题
下面是一个状态机的程序。根据程序描述的逻辑功能,下列说法正确的是: module Learn8_1(clk,din,dout); input clk,din; output reg dout; reg[1:0] Current_state,Next_state; parameter S0=2'b00, S1=2'b01, S2=2'b10, S3=2'b11; always@(posedge clk) begin Current<=next; end always@(current_state or din) case(current_state) s0: begin dout="0;" if (!din) next_state="S0;" else s1: (din) s2: s3: default: endcase> A、该状态机是mealy型状态机

B、该状态机是moore型状态机

C、该状态机的输出只取决于当前的状态

D、当输入为111001时,输出为0111000

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第9题
module Learn8_2(clk,din,op); input clk,din; output op; reg[1:0] current_state,next_state; reg op; parameter S0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11; always@( posedge clk) begin current_state <= next_state; end always@ (current_state or din) begin case ( current_state ) s0: if (din="=" 0) next_state="S0;" op="0;" else s1: s2: s3: default: endcase> A、该状态机是mealy型状态机

B、状态机的状态和输出仅在时钟上升沿改变

C、该状态机的输出只取决于当前的状态

D、该状态机的输出与下个状态也相关

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第10题
广义的EDA技术指的是什么

A、电子仿真技术。

B、PCB技术。

C、电子设计自动化技术。

D、软件设计技术。

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