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提问人：网友sootma
发布时间：2022-01-07
[主观题]
某型号3线-8线译码器输入为二进制码，输出为低电平有效。当输入二进制码确定后，不会出现两个或者两个以上输出端为低电平的情况。
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上为低电平，表明输入的二进制代码为（）。
A.100
B.101
C.011
D.010
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第2题
3线－8线译码器的设计 实验要求 用原理图输入设计法或Verilog HDL文本输入设计法设计3线－8线译码器CT74138
3线-8线译码器的设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计3线-8线译码器CT74138电路，建立CT74138的实验模式。通过电路仿真和硬件验证，进一步了解3线-8线译码器的功能和特性。
设计原理
3线-8线译码器CT74138的元件符号如图所示，3线地址输入端为C、B和A；8线译码输出端为Y7N～Y0N，低电平有效；G1、G2AN和G2BN是使能控制输入端，当G1、G2AN和G2BN为1、0和0时，译码器工作，当它们不是“100”时，译码器被禁止工作，全部输出均为无效电平(高电平“1”)。
第3题
TTL集成电路74LS138是3/8线译码器，译码器为输出低电平有效，若输入为A2A1A0=101时，输出：为()。
TTL集成电路74LS138是3/8线译码器，译码器为输出低电平有效，若输入为A2A1A0=101时，输出：为（)。
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A、00100000
B、11011111
C、11110111
D、00000100
第6题
某组合逻辑电路如图所示，其中A、B、C为输入信号，L为输出信号。
现利用一个3线-8线译码器和若干组合电路，实现该图所示电路逻辑功能。假设3线-8线译码器的3个输入信号从高到低分别接在A、B和C，译码器的8个输出信号低电平有效，从高到低排列为Y7，Y6
现利用一个3线-8线译码器和若干组合电路，实现该图所示电路逻辑功能。假设3线-8线译码器的3个输入信号从高到低分别接在A、B和C，译码器的8个输出信号低电平有效，从高到低排列为Y7，Y6
A.Y0
B.Y3
C.Y5
D.Y7
第7题
线—8线译码器的输出端依次为[图] ，当其处于译码状态时...
线—8线译码器的输出端依次为
，当其处于译码状态时，若输入A2A1A0=001，则输出
为（） (只需要填写二进制数，数字间不留空格)
第8题
3/8线译码器，若译码器为输出高电平有效，若输入为A2A1A0=011时，输出Y7Y6Y5Y4Y3Y2Y1Y0为（）
A.11110111
B.00001000
C.11111011
D.00000100
